高速デジタル信号設計について

はじめに

プリント基板の設計にも高速デジタル信号への対応が、迫られています。ただ、対応すればよいというだけではなく、厳しい設計条件にもかかわらず、層構成もできるだけ少なくし、トータル的にできるだけ安くしなければなりません。そのようなことを踏まえて、このページを作成してみました。なにかの参考になればと思います。

１．インピーダンスの整合

抵抗の小さいところから大きいところに向かって信号が流れたとき一部の信号は、抵抗の大きなところに来たときスムーズに通れずぶつかって戻ってきてしまいます。（反射）そうならないためにあらかじめ最初の抵抗の小さいところも大きいところと同じにしてしまいます。（ダンピング）そうすることによって途中でのつっかえを無くします。また、行ったさきが行き止まりだと信号のすべてが戻って来てしまいます。それも最後に出口を作ります。（終端）こうしてすべての部分を信号がスムーズに流れるようにしてあげることを”整合”するといいます。

●プリント基板上での整合

マイクロストリップ線路	構成およびインピーダンス計算式は、プリント基板電気特性のページをご覧ください。
エンベデッド・マイクリストリップ線路	構成 インピーダンス計算式 ・・・・・（１） ・・・・・（２）
ストリップ線路	構成およびインピーダンス計算式は、プリント基板電気特性のページをご覧ください。
コプレーナ線路	構成 インピーダンス計算式 ・・・（１） ・・・（２） ・・・（３） ・・・（４） ・・・（５） ・・・（６）

●プリント基板の誘電率

２．ベタＧＮＤ

上記のように高速信号の周囲にＧＮＤがある場合とない場合とでは、インピーダンスが異なります。ゆえに設計前にどの構成で設計するかを決めてから作業に取り掛からなければいけません。配線後の空いたスペースへのＧＮＤベタいれはＧＮＤベタの切れた部分でインピーダンスの変動が起きかえってよくありません。

３．導通用スルーホール

信号線の９０°配線は、その部分でインピーダンスが下がり反射が発生してしまいます。導通用スルーホールもまた、基板を断面にしてみれば９０°配線と同じ条件になってしまいます。ゆえにスルーホールは、なるべく使わないほうがよいのですが、実際の設計ではそうはいきません。ある文献に載っていたのですが、下記の方法がその対処法として紹介されていました。

同軸型のスルーホール	説明
	左の絵のように信号用ＴＨ（白丸）の周りに同軸と同じ考え方でＧＮＤ用ＴＨ（青丸）を配置します。

４．低電圧差動通信　ＬＶＤＳ（Low Voltage Differential Signaling）

●ＬＶＤＳ

２本の配線パターンを通じて、約３５０ｍＶの超小振幅の差動信号でデータ通信を行います。差動伝送方式では、２本のワイヤを使用して互いに逆向きの信号（電流・電圧）を送ります。仮に同相ノイズが乗ってしまっても差動方式のレシーバは２つの信号の電位差しか見ていないため同相ノイズの影響はなくなります。また、差動信号では磁界を相殺するためシングルエンド信号に比べてノイズが小さくなります。また、終端のしかたもＥＣＬやＰＥＣＬより容易でレシーバの入力端に２本の信号線を横断する形で接続するだけです。

●ＬＶＤＳ規格

●電力の節約

ＬＶＤＳの負荷（１００Ω終端抵抗）で消費する電力は、わずか１．２ｍＷです。また、ＬＶＤＳデバイスはＣＭＯＳプロセス技術で製造されるため静止時の消費電力も低く抑えています。電源電圧＋５Ｖのような仕様にも依存されないので＋３．３Ｖ、さらには＋２．７Ｖのような低電圧電源にも移行が可能です。

●ＬＶＤＳのプリント基板上の配線

（１）　差動ペア間の配線間隔を最小にしなければならない。（図のＣ） （２）　隣り合ったＬＶＤＳ差動ペア同士の距離は、Ｃの２倍以上とらなければならない。（図の２Ｃ） （３）　ＬＶＤＳ信号と振幅の大きなＴＴＬまたはＣＭＯＳ信号は、Ｃの３倍以上または異なる信号層に配線する。（図の３Ｃ） （４）　ＬＶＤＳ信号間の電気的長さを合わせる。（等長配線） （５）　ＧＮＤ層のパターンには、ＧＮＤを分割するようなスリットをいれない。 （６）　極力スルーホールの数を少なくする。 （７）　インピーダンスの整合をとる。

プリント基板パターン設計友二設計